通過單根雙絞線 (STP) 在發(fā)射器和接收器之間傳輸高帶寬數據需要在發(fā)射器和接收器端使用額外的 ESD（靜電放電）保護元件。這些保護元件安裝在印刷電路板 (PCB) 上。由于數據速率為 6 Gbps，PCB 傳輸線的設計必須從信號完整性的角度考慮 ESD 保護元件。在這篇博客文章中，我們介紹了 ESD 保護元件的影響以及為保持信號完整性所需的布局優(yōu)化。最后，我們展示了模擬結果與測量結果之間的比較。

 

*以下內容由 Inova Semiconductors GmbH 的應用工程師 Reiner Welzer 共同撰寫。他在信號和電源完整性以及 RF 和模擬信號 PCB 的 EMC 合規(guī)設計方面擁有 20 多年的經驗。近年來，他廣泛研究電子電路的 ESD 保護，尤其是汽車電子電路。

 

耦合微帶線建模

通過單根雙絞線電纜傳輸數據，PCB 上的連接采用邊緣耦合表面微帶導體實現。高速數據傳輸大多采用差分信號。這提供了良好的電磁兼容性 (EMC)。通常，使用標稱線路阻抗為 100 Ω 的邊緣耦合表面微帶導體，位于頂層。圖 1 顯示了用于模擬的邊緣耦合微帶線的尺寸，可提供 100 歐姆的差分線路阻抗。

 

 

圖 1. 帶尺寸的差分線模型

 

對于線路阻抗計算，正確的材料特性和正確的阻焊層形狀建模非常重要。如圖 1 所示，阻焊層建模為覆蓋微帶導體的薄皮。

 

由于差分線通過插頭連接到電纜，因此插頭處很可能會發(fā)生 ESD 事件。此類 ESD 事件會在短時間內（< 1 ns）產生非常高的電壓和電流峰值，并可能損壞電子元件。為了避免這種情況，應將 ESD 保護元件連接到差分線的兩個導體。此類應用通常使用 TVS（瞬態(tài)電壓抑制器）二極管。它們具有非常快的響應時間，可在短時間內將電壓限制在某個值。

 

對于 6 Gbps 的高速數據速率，使用具有低寄生元件的小型元件封裝尺寸非常重要。對于分析的幾何形狀，我們使用了 NEXPERIA [1] 的 ESD 保護二極管 PESD5V0C1BLS-Q。該器件的最大二極管電容為 0.3 pF，封裝尺寸為 1 mm x 0.6 mm x 0.47 mm。在仿真中，ESD 二極管使用“集總元件”定義。它們僅通過其寄生電容再現?！凹傇笔?CST 內部元件，可以表示 R、L、C 元件。圖 2 顯示了包括 ESD 二極管在內的差分線的仿真模型。

 

圖 2. 帶有 ESD 二極管的差分線仿真模型

 

在圖 2 中，可以看到差分信號線上 ESD 元件的接地焊盤比走線更寬。顯然，此特定位置的橫截面變化會導致線路阻抗變化。根據阻抗變化的大小，會對信號完整性產生影響。

 

布局前 TDR 仿真

分析傳輸線沿線阻抗的一種著名方法是時域反射法 (TDR)。其工作原理類似于雷達原理，即發(fā)射脈沖并在輸入端記錄反射信號。通過評估反射信號可以獲得有關阻抗曲線的信息。CST Studio Suite還可以使用時域或頻域求解器執(zhí)行 TDR 仿真。對于此布局前調查，我們使用頻域求解器。這是合理的，因為離散化結構相對簡單，并且與波長相比尺寸較小。由于頻域求解器僅提供 S 參數結果，我們通過后處理回波損耗 S 參數 S 11來計算 TDR 結果. 以高斯信號作為輸入信號，可以根據回波損耗信息重建輸出信號。我們通過應用公式 1 來計算 TDR。                 

 

 

 

仿真中定義的最大頻率范圍為8.4 GHz，對應10%-90%的上升時間為104 ps。

 

圖 3. 高斯脈沖的時間積分

 

CST Studio Suite 可以使用基于模板的后處理“從 S 參數進行 TDR 計算”自動執(zhí)行此計算，如圖 4 所示。

 

 

圖 4. 基于模板的 S 參數 TDR 計算后處理

 

盡管二極管電容值相當?。?/span>0.3 pF），但在執(zhí)行 TDR 模擬時必須考慮它。它會降低標稱線路阻抗（100 Ω）。圖 5 說明了考慮和不考慮此電容的比較。

 

圖 5. 有和沒有二極管電容的 TDR 仿真

 

布局修改

設計高速數據通道時，通常設置允許的最大阻抗變化為±10%。在參考阻抗為100 Ω的情況下，我們可以從圖5中看到曲線下降到83 Ω。這將無法滿足要求的下限（90 Ω）。為了滿足阻抗要求，必須圍繞 ESD 二極管位置進行布局優(yōu)化。

 
由于 ESD 二極管電容會降低此區(qū)域的線路阻抗，因此必須通過降低傳輸線每米電容來補償此影響。最有效的方法是切掉 ESD 二極管下方的參考平面?？梢酝ㄟ^模擬找到凹陷接地區(qū)域的最佳尺寸。圖 6 顯示了經過多次模擬迭代后，針對某一層結構修改后的參考平面的優(yōu)化配置。

 

圖 6. 帶切口的參考平面（GND 通孔不可見）

 

圖7中可以看到相應的阻抗曲線改善。

圖 7. 參考平面有切口和無切口時的阻抗比較

 

請注意，接地平面上的切口可能會允許來自其他開關或干擾信號的串擾。因此，建議不要將任何敏感信號線布線在此切口下方。在 PCB 布局設計工具中，可以通過創(chuàng)建限制/禁入區(qū)域來確保這一點。

 

從回波損耗 S 參數 S 11也可以看出線路阻抗的改善

（圖 8）?？梢杂^察到回波損耗改善了約 12 dB。這也意味著信號完整性得到了改善。 

圖 8.參考平面上有切口和無切口時的回波損耗 (S 11 ) 比較

 

通過比較眼圖結果，還可以證明凹陷參考平面的信號完整性行為更好。所使用的數字偽隨機位序列 (PRBS) 具有以下屬性：

l偽隨機數12

l差分電壓電平±200mV

l上升和下降時間為 80 ps，周期長度對應于 3 GHz

 

圖 9 和圖 10 顯示了兩種布局的眼圖。

圖 9. 帶有參考平面切口的眼圖。

圖 10. 沒有切除參考平面的眼圖。

測量比較

為了確認仿真結果，我們創(chuàng)建了一個具有優(yōu)化參數（由 CST Studio Suite 仿真發(fā)現）的 PCB 布局。我們利用 Sequid 的差分 TDR 測量系統(tǒng)執(zhí)行了 TDR 阻抗測量。在測量過程中，傳輸線通過 SMA 插座連接。對于仿真，無需考慮連接器，因為它們只會增加計算能力和時間，而不會影響 ESD 二極管周圍的線路阻抗。差分線的末端可以保持開路。

 

用于測量的制造的 PCB 原型是標準 FR-4 板，有 4 層，總厚度約為 1.6 毫米。差分對尺寸與布局前調查中使用的尺寸略有不同，但參考平面切口尺寸保持不變。圖 11 顯示了 CST Studio Suite 用于測量比較的 PCB 布局原型的一部分。

 

圖 11. CST MWS 內部的 PCB 原型模型。

 

圖 12 顯示了測量和模擬之間的線路阻抗結果比較。與測量的良好一致性證實了 CST MWS 的模擬。

 

圖 12. 測量和模擬之間的阻抗比較。

 

結論

為了傳輸高速數據信號，重要的是實現整個高速數據通道的平滑線路阻抗曲線。信號完整性要求通常為參考阻抗的±10％。在這篇博客文章中，我們介紹了使用 CST Studio Suite 對此類傳輸線進行 3D 布局仿真和優(yōu)化。我們展示了在布局前階段使用此仿真工具的好處，尤其是在開發(fā)時間方面。我們表明，在優(yōu)化過程中尊重 ESD 二極管元件（電容信息）非常重要，以獲得更真實的結果。最后，模擬和測量之間的良好一致性證實了使用 CST Studio Suite 進行模擬結果的準確性。

 

參考

[1]https://www.nexperia.com/products/esd-protection-tvs-filtering-and-signal-conditioning/automotive-esd-protection-and-tvs/automotive-esd-protection/PESD5V0C1BLS-Q.html

[2] CST Studio Suite 2024 在線幫助。